Michael Ossmann
commit
f298887710
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@ -2,6 +2,7 @@
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* This file is part of the libopencm3 project.
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* Copyright (C) 2012 Michael Ossmann <mike@ossmann.com>
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* Copyright (C) 2012 Jared Boone <jared@sharebrained.com>
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* This library is free software: you can redistribute it and/or modify
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* it under the terms of the GNU Lesser General Public License as published by
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@ -26,6 +27,7 @@
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/* --- SGPIO registers ----------------------------------------------------- */
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/* Pin multiplexer configuration registers (OUT_MUX_CFG0 to 15) */
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#define SGPIO_OUT_MUX_CFG(pin) MMIO32(SGPIO_PORT_BASE + (pin * 0x04))
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#define SGPIO_OUT_MUX_CFG0 MMIO32(SGPIO_PORT_BASE + 0x00)
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#define SGPIO_OUT_MUX_CFG1 MMIO32(SGPIO_PORT_BASE + 0x04)
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#define SGPIO_OUT_MUX_CFG2 MMIO32(SGPIO_PORT_BASE + 0x08)
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@ -44,6 +46,7 @@
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#define SGPIO_OUT_MUX_CFG15 MMIO32(SGPIO_PORT_BASE + 0x3C)
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/* SGPIO multiplexer configuration registers (SGPIO_MUX_CFG0 to 15) */
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#define SGPIO_MUX_CFG(slice) MMIO32(SGPIO_PORT_BASE + 0x40 + (slice * 0x04))
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#define SGPIO_MUX_CFG0 MMIO32(SGPIO_PORT_BASE + 0x40)
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#define SGPIO_MUX_CFG1 MMIO32(SGPIO_PORT_BASE + 0x44)
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#define SGPIO_MUX_CFG2 MMIO32(SGPIO_PORT_BASE + 0x48)
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@ -62,6 +65,7 @@
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#define SGPIO_MUX_CFG15 MMIO32(SGPIO_PORT_BASE + 0x7C)
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/* Slice multiplexer configuration registers (SLICE_MUX_CFG0 to 15) */
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#define SGPIO_SLICE_MUX_CFG(slice) MMIO32(SGPIO_PORT_BASE + 0x80 + (slice * 0x04))
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#define SGPIO_SLICE_MUX_CFG0 MMIO32(SGPIO_PORT_BASE + 0x80)
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#define SGPIO_SLICE_MUX_CFG1 MMIO32(SGPIO_PORT_BASE + 0x84)
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#define SGPIO_SLICE_MUX_CFG2 MMIO32(SGPIO_PORT_BASE + 0x88)
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@ -80,6 +84,7 @@
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#define SGPIO_SLICE_MUX_CFG15 MMIO32(SGPIO_PORT_BASE + 0xBC)
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/* Slice data registers (REG0 to 15) */
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#define SGPIO_REG(slice) MMIO32(SGPIO_PORT_BASE + 0xC0 + (slice * 0x04))
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#define SGPIO_REG0 MMIO32(SGPIO_PORT_BASE + 0xC0)
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#define SGPIO_REG1 MMIO32(SGPIO_PORT_BASE + 0xC4)
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#define SGPIO_REG2 MMIO32(SGPIO_PORT_BASE + 0xC8)
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@ -98,6 +103,7 @@
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#define SGPIO_REG15 MMIO32(SGPIO_PORT_BASE + 0xFC)
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/* Slice data shadow registers (REG_SS0 to 15) */
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#define SGPIO_REG_SS(slice) MMIO32(SGPIO_PORT_BASE + 0x100 + (slice * 0x04))
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#define SGPIO_REG_SS0 MMIO32(SGPIO_PORT_BASE + 0x100)
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#define SGPIO_REG_SS1 MMIO32(SGPIO_PORT_BASE + 0x104)
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#define SGPIO_REG_SS2 MMIO32(SGPIO_PORT_BASE + 0x108)
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@ -116,6 +122,7 @@
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#define SGPIO_REG_SS15 MMIO32(SGPIO_PORT_BASE + 0x13C)
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/* Reload registers (PRESET0 to 15) */
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#define SGPIO_PRESET(slice) MMIO32(SGPIO_PORT_BASE + 0x140 + (slice * 0x04))
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#define SGPIO_PRESET0 MMIO32(SGPIO_PORT_BASE + 0x140)
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#define SGPIO_PRESET1 MMIO32(SGPIO_PORT_BASE + 0x144)
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#define SGPIO_PRESET2 MMIO32(SGPIO_PORT_BASE + 0x148)
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@ -134,6 +141,7 @@
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#define SGPIO_PRESET15 MMIO32(SGPIO_PORT_BASE + 0x17C)
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/* Down counter registers (COUNT0 to 15) */
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#define SGPIO_COUNT(slice) MMIO32(SGPIO_PORT_BASE + 0x180 + (slice * 0x04))
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#define SGPIO_COUNT0 MMIO32(SGPIO_PORT_BASE + 0x180)
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#define SGPIO_COUNT1 MMIO32(SGPIO_PORT_BASE + 0x184)
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#define SGPIO_COUNT2 MMIO32(SGPIO_PORT_BASE + 0x188)
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@ -152,6 +160,7 @@
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#define SGPIO_COUNT15 MMIO32(SGPIO_PORT_BASE + 0x1BC)
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/* Position registers (POS0 to 15) */
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#define SGPIO_POS(slice) MMIO32(SGPIO_PORT_BASE + 0x1C0 + (slice * 0x04))
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#define SGPIO_POS0 MMIO32(SGPIO_PORT_BASE + 0x1C0)
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||||
#define SGPIO_POS1 MMIO32(SGPIO_PORT_BASE + 0x1C4)
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#define SGPIO_POS2 MMIO32(SGPIO_PORT_BASE + 0x1C8)
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@ -169,6 +178,24 @@
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#define SGPIO_POS14 MMIO32(SGPIO_PORT_BASE + 0x1F8)
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#define SGPIO_POS15 MMIO32(SGPIO_PORT_BASE + 0x1FC)
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/* Slice name to slice index mapping */
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#define SGPIO_SLICE_A 0
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#define SGPIO_SLICE_B 1
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#define SGPIO_SLICE_C 2
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#define SGPIO_SLICE_D 3
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#define SGPIO_SLICE_E 4
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#define SGPIO_SLICE_F 5
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#define SGPIO_SLICE_G 6
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#define SGPIO_SLICE_H 7
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#define SGPIO_SLICE_I 8
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#define SGPIO_SLICE_J 9
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#define SGPIO_SLICE_K 10
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#define SGPIO_SLICE_L 11
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#define SGPIO_SLICE_M 12
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#define SGPIO_SLICE_N 13
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#define SGPIO_SLICE_O 14
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#define SGPIO_SLICE_P 15
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/* Mask for pattern match function of slice A */
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#define SGPIO_MASK_A MMIO32(SGPIO_PORT_BASE + 0x200)
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@ -209,28 +236,28 @@
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#define SGPIO_STATUS_0 MMIO32(SGPIO_PORT_BASE + 0xF0C)
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/* Shift clock interrupt clear status */
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#define SGPIO_CTR_STAT_0 MMIO32(SGPIO_PORT_BASE + 0xF10)
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#define SGPIO_CLR_STATUS_0 MMIO32(SGPIO_PORT_BASE + 0xF10)
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/* Shift clock interrupt set status */
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#define SGPIO_SET_STAT_0 MMIO32(SGPIO_PORT_BASE + 0xF14)
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#define SGPIO_SET_STATUS_0 MMIO32(SGPIO_PORT_BASE + 0xF14)
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/* Capture clock interrupt clear mask */
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/* Exchange clock interrupt clear mask */
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#define SGPIO_CLR_EN_1 MMIO32(SGPIO_PORT_BASE + 0xF20)
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/* Capture clock interrupt set mask */
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/* Exchange clock interrupt set mask */
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#define SGPIO_SET_EN_1 MMIO32(SGPIO_PORT_BASE + 0xF24)
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/* Capture clock interrupt enable */
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/* Exchange clock interrupt enable */
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#define SGPIO_ENABLE_1 MMIO32(SGPIO_PORT_BASE + 0xF28)
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/* Capture clock interrupt status */
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/* Exchange clock interrupt status */
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#define SGPIO_STATUS_1 MMIO32(SGPIO_PORT_BASE + 0xF2C)
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/* Capture clock interrupt clear status */
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#define SGPIO_CTR_STAT_1 MMIO32(SGPIO_PORT_BASE + 0xF30)
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/* Exchange clock interrupt clear status */
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#define SGPIO_CLR_STATUS_1 MMIO32(SGPIO_PORT_BASE + 0xF30)
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/* Capture clock interrupt set status */
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#define SGPIO_SET_STAT_1 MMIO32(SGPIO_PORT_BASE + 0xF34)
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/* Exchange clock interrupt set status */
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#define SGPIO_SET_STATUS_1 MMIO32(SGPIO_PORT_BASE + 0xF34)
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/* Pattern match interrupt clear mask */
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#define SGPIO_CLR_EN_2 MMIO32(SGPIO_PORT_BASE + 0xF40)
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@ -245,10 +272,10 @@
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#define SGPIO_STATUS_2 MMIO32(SGPIO_PORT_BASE + 0xF4C)
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/* Pattern match interrupt clear status */
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#define SGPIO_CTR_STAT_2 MMIO32(SGPIO_PORT_BASE + 0xF50)
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#define SGPIO_CLR_STATUS_2 MMIO32(SGPIO_PORT_BASE + 0xF50)
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/* Pattern match interrupt set status */
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||||
#define SGPIO_SET_STAT_2 MMIO32(SGPIO_PORT_BASE + 0xF54)
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#define SGPIO_SET_STATUS_2 MMIO32(SGPIO_PORT_BASE + 0xF54)
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/* Input interrupt clear mask */
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#define SGPIO_CLR_EN_3 MMIO32(SGPIO_PORT_BASE + 0xF60)
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@ -263,9 +290,9 @@
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#define SGPIO_STATUS_3 MMIO32(SGPIO_PORT_BASE + 0xF6C)
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/* Input bit match interrupt clear status */
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#define SGPIO_CTR_STAT_3 MMIO32(SGPIO_PORT_BASE + 0xF70)
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#define SGPIO_CLR_STATUS_3 MMIO32(SGPIO_PORT_BASE + 0xF70)
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/* Input bit match interrupt set status */
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#define SGPIO_SET_STAT_3 MMIO32(SGPIO_PORT_BASE + 0xF74)
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#define SGPIO_SET_STATUS_3 MMIO32(SGPIO_PORT_BASE + 0xF74)
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#endif
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