[SPARC64]: Fix bogus flush instruction usage.
Some of the trap code was still assuming that alternate global %g6 was hard coded with current_thread_info(). Let's just consistently flush at KERNBASE when we need a pipeline synchronization. That's locked into the TLB and will always work. Signed-off-by: David S. Miller <davem@davemloft.net>
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David S. Miller
David S. Miller
parent
4753eb2ac7
commit
4da808c352
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@ -72,7 +72,8 @@ etrap_irq:
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sethi %hi(sparc64_kern_pri_context), %g2
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ldx [%g2 + %lo(sparc64_kern_pri_context)], %g3
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stxa %g3, [%l4] ASI_DMMU
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flush %l6
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sethi %hi(KERNBASE), %l4
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flush %l4
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wr %g0, ASI_AIUS, %asi
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2: wrpr %g0, 0x0, %tl
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mov %g4, %l4
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@ -215,7 +216,8 @@ scetrap:
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sethi %hi(sparc64_kern_pri_context), %g2
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ldx [%g2 + %lo(sparc64_kern_pri_context)], %g3
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stxa %g3, [%l4] ASI_DMMU
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||||
flush %l6
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sethi %hi(KERNBASE), %l4
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flush %l4
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mov ASI_AIUS, %l7
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2: mov %g4, %l4
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@ -259,7 +259,8 @@ rt_continue: ldx [%sp + PTREGS_OFF + PT_V9_G1], %g1
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ldx [%l1 + %lo(sparc64_kern_pri_nuc_bits)], %l1
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or %l0, %l1, %l0
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stxa %l0, [%l7] ASI_DMMU
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||||
flush %g6
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sethi %hi(KERNBASE), %l7
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flush %l7
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||||
rdpr %wstate, %l1
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rdpr %otherwin, %l2
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srl %l1, 3, %l1
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@ -20,7 +20,8 @@ set_pcontext:
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ldx [%l1 + %lo(sparc64_kern_pri_context)], %l1
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mov PRIMARY_CONTEXT, %g1
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stxa %l1, [%g1] ASI_DMMU
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flush %g6
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sethi %hi(KERNBASE), %l1
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flush %l1
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retl
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nop
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@ -9,6 +9,7 @@
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#include <asm/page.h>
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#include <asm/pgtable.h>
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#include <asm/spitfire.h>
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#include <asm/head.h>
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/* What we used to do was lock a TLB entry into a specific
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* TLB slot, clear the page with interrupts disabled, then
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@ -66,7 +67,8 @@ clear_user_page: /* %o0=dest, %o1=vaddr */
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wrpr %o4, PSTATE_IE, %pstate
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||||
stxa %o0, [%g3] ASI_DMMU
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||||
stxa %g1, [%g0] ASI_DTLB_DATA_IN
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||||
flush %g6
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sethi %hi(KERNBASE), %g1
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flush %g1
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wrpr %o4, 0x0, %pstate
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mov 1, %o4
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@ -36,9 +36,10 @@ __flush_tlb_mm: /* %o0=(ctx & TAG_CONTEXT_BITS), %o1=SECONDARY_CONTEXT */
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mov 0x50, %g3
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||||
stxa %g0, [%g3] ASI_DMMU_DEMAP
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||||
stxa %g0, [%g3] ASI_IMMU_DEMAP
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||||
sethi %hi(KERNBASE), %g3
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||||
flush %g3
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||||
retl
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||||
flush %g6
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||||
nop
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||||
nop
|
||||
nop
|
||||
nop
|
||||
nop
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||||
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@ -72,7 +73,8 @@ __flush_tlb_pending:
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brnz,pt %o1, 1b
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||||
nop
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||||
stxa %g2, [%o4] ASI_DMMU
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||||
flush %g6
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||||
sethi %hi(KERNBASE), %o4
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||||
flush %o4
|
||||
retl
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||||
wrpr %g7, 0x0, %pstate
|
||||
nop
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||||
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@ -94,8 +96,10 @@ __flush_tlb_kernel_range: /* %o0=start, %o1=end */
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membar #Sync
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||||
brnz,pt %o3, 1b
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||||
sub %o3, %o4, %o3
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||||
2: retl
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||||
flush %g6
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||||
2: sethi %hi(KERNBASE), %o3
|
||||
flush %o3
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||||
retl
|
||||
nop
|
||||
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||||
__spitfire_flush_tlb_mm_slow:
|
||||
rdpr %pstate, %g1
|
||||
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@ -105,7 +109,8 @@ __spitfire_flush_tlb_mm_slow:
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|||
stxa %g0, [%g3] ASI_IMMU_DEMAP
|
||||
flush %g6
|
||||
stxa %g2, [%o1] ASI_DMMU
|
||||
flush %g6
|
||||
sethi %hi(KERNBASE), %o1
|
||||
flush %o1
|
||||
retl
|
||||
wrpr %g1, 0, %pstate
|
||||
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||||
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@ -181,7 +186,7 @@ __flush_dcache_page: /* %o0=kaddr, %o1=flush_icache */
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|||
.previous
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||||
/* Cheetah specific versions, patched at boot time. */
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||||
__cheetah_flush_tlb_mm: /* 18 insns */
|
||||
__cheetah_flush_tlb_mm: /* 19 insns */
|
||||
rdpr %pstate, %g7
|
||||
andn %g7, PSTATE_IE, %g2
|
||||
wrpr %g2, 0x0, %pstate
|
||||
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|
@ -196,12 +201,13 @@ __cheetah_flush_tlb_mm: /* 18 insns */
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|||
stxa %g0, [%g3] ASI_DMMU_DEMAP
|
||||
stxa %g0, [%g3] ASI_IMMU_DEMAP
|
||||
stxa %g2, [%o2] ASI_DMMU
|
||||
flush %g6
|
||||
sethi %hi(KERNBASE), %o2
|
||||
flush %o2
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||||
wrpr %g0, 0, %tl
|
||||
retl
|
||||
wrpr %g7, 0x0, %pstate
|
||||
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||||
__cheetah_flush_tlb_pending: /* 26 insns */
|
||||
__cheetah_flush_tlb_pending: /* 27 insns */
|
||||
/* %o0 = context, %o1 = nr, %o2 = vaddrs[] */
|
||||
rdpr %pstate, %g7
|
||||
sllx %o1, 3, %o1
|
||||
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|
@ -225,7 +231,8 @@ __cheetah_flush_tlb_pending: /* 26 insns */
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|||
brnz,pt %o1, 1b
|
||||
nop
|
||||
stxa %g2, [%o4] ASI_DMMU
|
||||
flush %g6
|
||||
sethi %hi(KERNBASE), %o4
|
||||
flush %o4
|
||||
wrpr %g0, 0, %tl
|
||||
retl
|
||||
wrpr %g7, 0x0, %pstate
|
||||
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@ -265,14 +272,14 @@ cheetah_patch_cachetlbops:
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|||
sethi %hi(__cheetah_flush_tlb_mm), %o1
|
||||
or %o1, %lo(__cheetah_flush_tlb_mm), %o1
|
||||
call cheetah_patch_one
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||||
mov 18, %o2
|
||||
mov 19, %o2
|
||||
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||||
sethi %hi(__flush_tlb_pending), %o0
|
||||
or %o0, %lo(__flush_tlb_pending), %o0
|
||||
sethi %hi(__cheetah_flush_tlb_pending), %o1
|
||||
or %o1, %lo(__cheetah_flush_tlb_pending), %o1
|
||||
call cheetah_patch_one
|
||||
mov 26, %o2
|
||||
mov 27, %o2
|
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#ifdef DCACHE_ALIASING_POSSIBLE
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sethi %hi(__flush_dcache_page), %o0
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Reference in New Issue